卓聯(lián)半導體公司推出線路卡時鐘方案

<P> <P> <A href="http://3xchallenge.com/site/CN/Search.aspx?page=1&keywords=%e5%8d%93%e8%81%94%e5%8d%8a%e5%af%bc%e4%bd%93%e5%85%ac%e5%8f%b8&column_id=ALL&station=%E5%85%A8%E9%83%A8" target="_blank">卓聯(lián)半導體公司</a>推出了一對時鐘芯片組合，可為 SONET/SDH（同步光纖網(wǎng)絡/同步數(shù)字系列）和 PDH（準同步數(shù)字系列）系統(tǒng)提供全面的功能集和高性能。卓聯(lián)的 DPLL（數(shù)字 PLL）和 APLL（模擬 PLL）針對從企業(yè)到網(wǎng)絡核心的廣泛領(lǐng)域的線路卡應用。</P> <P>隨著日益復雜的網(wǎng)絡架構(gòu)和更高速傳輸系統(tǒng)的部署，可靠的網(wǎng)絡時鐘和同步的獲得變得越來越困難。 為確保電信級性能，設備必須使用 DPLL 和 APLL 的前后組合來提供優(yōu)越的時鐘功能和性能，同時還要以較大的抖動冗余度來滿足系統(tǒng)兼容的要求。但是，目前市場上的方案需要同時使用不同廠家的多個產(chǎn)品，因而常常使抖動性能和功能集無法達到最佳化。</P> <P>卓聯(lián)的這兩款新型芯片直接針對上述基本問題的解決。ZL 30106 DPLL 具有較高的 OC-3 抖動冗余度，提供了包括無縫參考切換、參考監(jiān)測和保持在內(nèi)的業(yè)界最全的功能組合。結(jié)合 ZL30416 APLL，卓聯(lián)具有自主產(chǎn)權(quán)的 DPLL 頻率綜合技術(shù)可將低頻相位噪聲降至最低，從而允許設計人員優(yōu)化 APLL 帶寬和獲得優(yōu)越的整體抖動性能及無差錯傳輸。<BR> </P> <P>-----光纖新聞網(wǎng)<BR></P> <P></P>