首款2Tb/s三維集成硅光芯粒成功出樣

  隨著人工智能應(yīng)用的快速發(fā)展，AI算力系統(tǒng)對于高效能互連技術(shù)的需求呈現(xiàn)爆發(fā)性增長態(tài)勢。為了滿足這一挑戰(zhàn)，業(yè)界正大力研發(fā)更大容量、更高速率、更高集成度的硅基光互連芯片解決方案，把硅光收發(fā)芯片直接集成到計算芯片附近或同一封裝內(nèi)，將極大地減少信號傳輸?shù)难舆t和功耗，從而顯著提升算力系統(tǒng)的整體性能。然而，面向下一代單通道200G以上（200G per lane）的光接口速率需求，硅光方案在速率、功耗、集成度等方面面臨著巨大挑戰(zhàn)。

  近日，國家信息光電子創(chuàng)新中心（NOEIC）和鵬城實驗室的光電融合聯(lián)合團隊完成了2Tb/s硅光互連芯粒（chiplet）的研制和功能驗證，在國內(nèi)首次驗證了3D硅基光電芯粒架構(gòu)，實現(xiàn)了單片最高達8×256Gb/s的單向互連帶寬。

  團隊在2021年1.6T硅光互連芯片的基礎(chǔ)上，進一步突破了光電協(xié)同設(shè)計仿真方法，研制出硅光配套的單路超200G driver和TIA芯片, 并攻克了硅基光電三維堆疊封裝工藝技術(shù)，形成了一整套基于硅光芯片的3D芯粒集成方案。

2Tb/s 硅基3D集成光發(fā)射芯粒

2Tb/s 硅基3D集成光接收芯粒

硅光互連芯粒的側(cè)向顯微鏡結(jié)構(gòu)

  該方案充分利用了硅光與CMOS封裝工藝兼容的特點，相比于傳統(tǒng)wirebond方案，3D芯粒能解決電芯片與光芯片間高密度、高帶寬電互連的困難，顯著降低射頻信號在光-電芯片互連過程中的嚴重衰減。經(jīng)系統(tǒng)傳輸測試，8個通道在下一代光模塊標準的224Gb/s PAM4光信號速率下，TDECQ均在2dB以內(nèi)。通過進一步鏈路均衡，最高可支持速率達8×256Gb/s，單片單向互連帶寬高達2Tb/s。

8×224Gb/s硅基光發(fā)射芯粒輸出眼圖

  該工作充分展現(xiàn)了3D集成硅光芯粒的優(yōu)越互連性能，以及聯(lián)合團隊的領(lǐng)先自主研發(fā)水平。成果將廣泛應(yīng)用于下一代算力系統(tǒng)和數(shù)據(jù)中心所需的CPO、NPO、LPO、LRO等各類光模塊產(chǎn)品中，為國內(nèi)信息光電子技術(shù)的率先突圍探索出可行路徑。