ICCSZ訊 近日來,串擾測試話題熱度持續(xù),各工程師都在尋找相關的串擾測試方案,前些時日,中星聯(lián)華科(北京)有限公司發(fā)布了《【有料干貨】串擾測試方案(上篇)》,許多工程師紛紛留言期待下篇。
現(xiàn)在,下篇終于來了,快來看看中星聯(lián)華科技(北京)有限公司給我們帶來了什么樣的串擾測試方案吧。
首先,我們先來一個傳送門看看上篇內(nèi)容:【有料干貨】串擾測試方案(上篇)
(接上篇)
2.>>>串擾的危害<<<
當耦合信號或串擾信號足夠大時,接收串擾信號的信號線上就會出現(xiàn)信號完整性問題。串擾可能在受害線上引起尖峰脈沖,也能引起電路時延的改變。串擾會引起系統(tǒng)的不穩(wěn)定,嚴重時甚至可能會引起系統(tǒng)的崩潰。下圖是高速傳輸鏈路不同的位置的眼圖測量。
高速鏈路眼圖測量
在PCB設計中,如果處理不當,串擾對PCB的信號完整性將產(chǎn)生以下兩種典型的影響。
2.1 串擾引起的誤觸發(fā)
由串擾引起的數(shù)字電路功能錯誤是電路設計中最為常見的一種。
串擾噪聲導致電平邏輯錯誤
上圖是一種典型的由串擾脈沖引起的受害線電平邏輯錯誤的傳輸。干擾線上傳輸?shù)男盘柾ㄟ^耦合電容,在受擾線和接收端引起一個噪聲脈沖,結(jié)果導致一個不希望的脈沖發(fā)送到接收端。一旦這個脈沖強度超過了接收端的觸發(fā)值,就會產(chǎn)生無法控制的觸發(fā)脈沖,引起下電平的邏輯功能混亂。
2.2 串擾引起的時序延時
在數(shù)字系統(tǒng)設計中,時序問題是一個必須考慮的重要問題。下圖顯示了由串擾噪聲引起的時序問題。圖中下半部分是干擾線產(chǎn)生的噪聲脈沖,當噪聲脈沖疊加到被干擾信號上,就會造成被干擾網(wǎng)絡信號傳輸延時減少。盡管這種減少網(wǎng)絡傳輸延時的串擾噪聲對改善 PCB 時序是有幫助的,但在實際 PCB設計中,由于干擾信號的不確定性,這種延時是無法控制的,因而對這種串擾對于電路設計造成嚴重的干擾,是需要避免的。
串擾噪聲導致的信號傳輸延時
綜上所述,在高速傳輸中,串擾會造成時序及邏輯混亂等各種問題,進而造成系統(tǒng)眼圖質(zhì)量下降并且產(chǎn)生誤碼,這樣會使得高速系統(tǒng)的性能不穩(wěn)定,設計過程中要盡量避免串擾帶來的影響。
3. >>>串擾測量<<
以往人們通常把印刷電路板、連接器、電纜和過孔當成是簡單的部件,稍加考慮或者無需其他因素就可以很容易地把它們組成一個系統(tǒng)?,F(xiàn)在,從邏輯電平0到邏輯電平1的數(shù)據(jù)上升時間30ps,如此高速的信號在傳輸線路上傳輸時會形成微波傳輸線效應,這些傳輸線效應對信號的影響會更加復雜。為了保證信號傳輸?shù)馁|(zhì)量,串擾測試成為了研發(fā)生產(chǎn)中不可缺少的環(huán)節(jié)。
下圖是一個針對串擾測試全面的方案設計圖,能夠支持串擾測試、眼圖測試、誤碼測試、及阻抗測試。這里著重介紹串擾測試部分。
總體方案設計
中星聯(lián)華科技(北京)有限公司的SL3000A插卡式高速串行誤碼儀能夠通過可插拔模塊同時具有串擾源產(chǎn)生、數(shù)據(jù)源產(chǎn)生、誤碼檢測及比對等功能。
本系統(tǒng)特點:
1.支持NRZ/PAM4波形;
2.單通道碼速率1-32GBd連續(xù)可調(diào),支持生級至56GBd;
3. 支持同步/異步串擾;
3.上升下降時間:15ps(20%-80%)@28Gbps;
4.輸出幅度:0.1Vpp-1Vpp,選件擴展最大幅度到4Vpp,選件擴展為直流輸出,偏置電壓-4V至+4V可調(diào);
5.支持偽隨機碼型:PRBS7/9/10/13/15/23/31/64bit UDP;
6.觸發(fā)時鐘輸出支持碼速率2/4/8/16分頻比可調(diào);
8.支持內(nèi)部精準時基,頻率穩(wěn)定度≤±0.05ppm,支持內(nèi)外時基自動切換;
9.可以調(diào)節(jié)頻率精度至±0.1ppm。
此外,SL3000A具有體積小方便攜帶、集成度高、易于擴展、功能可升級等優(yōu)點,能夠有效的滿足您在串擾測試中的使用需求。如果您有串擾測試的需求或者想了解更多串擾測試的方案,歡迎隨時與我們溝通交流。
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新聞來源:中星聯(lián)華
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