IMEC的異構(gòu)集成擴(kuò)展Chiplet互連

  簡(jiǎn)介

  由于物理和經(jīng)濟(jì)方面的限制，硅芯片的持續(xù)擴(kuò)展變得越來(lái)越困難。異構(gòu)集成是一種極具吸引力的替代方案，即先分別設(shè)計(jì)和制造不同的元件（"chiplet"），然后將其集成到一個(gè)封裝上。

  Chiplet簡(jiǎn)述

  Chiplet集成的基本概念是將單片系統(tǒng)劃分為不同功能的獨(dú)立芯片，如 CPU、GPU、內(nèi)存、射頻等。每個(gè)chiplet模組都可根據(jù)其特定的工藝和設(shè)計(jì)規(guī)則進(jìn)行優(yōu)化。然后，這些chiplet通過標(biāo)準(zhǔn)化的高密度接口相互連接，并集成到interposer或封裝基板上。

  這樣做的主要好處是可以對(duì)不同的元件進(jìn)行單獨(dú)優(yōu)化，超越尺寸限制，并通過隔離誤差來(lái)提高成本和產(chǎn)量。異構(gòu)方法本質(zhì)上要求chiplet之間進(jìn)行高密度互連。

  2.5D Chiplet集成技術(shù)

  目前，領(lǐng)先的互聯(lián)技術(shù)是使用silicon interposer作為底層的 "2.5D "集成技術(shù)。Chiplet放置在interposer上，并通過由微凸塊和RDL組成的高密度互連總線實(shí)現(xiàn)互連。

  其他 2.5D 方法包括硅橋interposer和在聚合物電介質(zhì)上使用再分布層 (RDL) 的扇出晶圓級(jí)封裝 (FO-WLP)。

  Chiplet互連標(biāo)準(zhǔn)

  建立互聯(lián)標(biāo)準(zhǔn)以實(shí)現(xiàn)開放式chiplet生態(tài)系統(tǒng)是一項(xiàng)重要工作。英特爾公司的 UCIe（Universal Chiplet Interconnect Express）是領(lǐng)先的標(biāo)準(zhǔn)。

  UCIe 接口有 225 個(gè)凸塊，包括 128 個(gè)信號(hào) I/O，數(shù)據(jù)傳輸速率高達(dá) 32 Gbps，延遲時(shí)間低于 2ns?；ミB帶寬密度范圍為 1.32 至 10.56 Tbps/mm。

  縮小 RDL 互連間距

  對(duì)于 2.5D FO-WLP 方法而言，關(guān)鍵的限制因素是縮小 RDL 間距。從歷史上看，由于所用聚合物電介質(zhì)的分辨率限制，RDL一直落后于硅BEOL工藝可實(shí)現(xiàn)的互連間距。

  為了提高 I/O 密度，必須大力擴(kuò)展 RDL 線間距和通孔間距。有兩種主要的 RDL 集成方案-大馬士革工藝和半加成工藝。

  大馬士革工藝具有平面拓?fù)浜妥詫?duì)準(zhǔn)通孔等優(yōu)點(diǎn)，但半加成工藝更簡(jiǎn)單、成本更低。

  利用先進(jìn)的光刻技術(shù)和更薄的 RDL 層，500 納米以下的間距似乎是可行的。1.3um 厚度的 RDL 可實(shí)現(xiàn) 500nm 線距，而 2.0um 厚度的 RDL 則可實(shí)現(xiàn) 700nm 線距。

  由Demonstration vehicle證實(shí)了 500 納米 RDL 線路和 700 納米通孔（通孔：RDL 間距比為 1:2）的功能。然而，在這些尺寸下，疊層要求變得極為嚴(yán)格。

  細(xì)間距 RDL 線路的氧化和可靠性是一個(gè)關(guān)鍵問題。需要堅(jiān)固的封蓋層來(lái)防止高溫存儲(chǔ)過程中的氧氣擴(kuò)散和銅氧化。

  擴(kuò)展互連密度除了調(diào)整 RDL 間距外，要提高互連密度，還需要調(diào)整連接chiplet和interposer的微凸塊間距。imec 已經(jīng)開發(fā)出將焊接微凸塊間距降至 5 微米的工藝，以及間距為 1 微米或以下的混合粘合互連工藝。

  有兩種縮放策略-全網(wǎng)格縮放，即均勻縮小凸塊間距；間距縮放，即調(diào)整凸塊行/列以保持岸線長(zhǎng)度不變。

  擴(kuò)展互連間距

  在減少互連總長(zhǎng)度、所需 PHY 面積和每比特能量方面具有重大優(yōu)勢(shì)。

  例如，從 55 微米間距擴(kuò)展到 7 微米間距可使物理層面積減少 98%，互連長(zhǎng)度減少 81.5%。

  總結(jié)與展望

  Chiplet持續(xù)擴(kuò)展的關(guān)鍵因素包括：

  · 縮小 RDL 互連間距，已經(jīng)展示了 500 納米線路，并有望實(shí)現(xiàn)低于 500 納米的線路

  · 新型三維互連技術(shù)，如混合鍵合技術(shù)，可實(shí)現(xiàn)小于 1 微米的間距

  · 通過 UCIe 等標(biāo)準(zhǔn)實(shí)現(xiàn)高密度互連接口

  最終，目標(biāo)是通過高密度互連擴(kuò)展，構(gòu)建一個(gè)開放的chiplet生態(tài)系統(tǒng)。就能實(shí)現(xiàn)異構(gòu)集成的優(yōu)勢(shì)-優(yōu)化不同的組件，超越raticle尺寸限制，并通過分區(qū)提高成本/產(chǎn)量。 雖然在這些超大規(guī)模互連尺寸上仍存在制造方面的挑戰(zhàn)，但chiplet方法為未來(lái)半導(dǎo)體擴(kuò)展和集成提供了前景廣闊的道路。

  參考文獻(xiàn)[1]N. Pantano, "Evaluating Technical Approaches to Heterogeneous Integration," presented at the B-201 Conference, Jan. 2024. [Online].